Simulation des Schaltplanes

Die Simulation des Schaltplanes unterscheidet sich nur unwesentlich von der Simulation der Verhaltensbeschreibung. Es wird wiederum das Simulationsmodul simuliert, am besten in einem neuen Run Directory. In der View-Liste des Netzlisten-Setup muß diesmal unbedingt schematic vor functional stehen. Das generierte Modell des RAMs hat Syntaxfehler, die Ihnen angezeigt werden. Sie müssen diese dann korrigieren, bevor Sie die Simulation erneut starten. Falls Fehlermeldungen mit der Signalaufzeichnung auftreten, probieren Sie

Menu>    Setup -> Record Signals
Button>  Save -> on
Button>  Apply
Button>  Save -> off
Button>  OK

Simulation mit geschätzten Leitungskapazitäten: Führen Sie dazu folgende Schritte durch:

Menu>     ATMEL CBIC -> Simulation Interface -> ES2makeDLC
Form>     Library Name -> <Bibliothek>
Form>     Cell Name -> <Zelle>
Button>   Please select gate count -> <Gate Count>
Button>   Make and Use Capacitance File -> off 
Button>   ES2makeDLC
Button>   ES2runDLC
Button>   OK

Damit wurde eine Datei <Zelle>_est.sdf erzeugt. Den Gate Count haben Sie bereits als Ausgabe des Befehls ES2designSummary erhalten. Sehen Sie sich vor allem die Datei <Zelle>_est.out an, wo Warnungen und Fehler ausgegeben werden, wenn Gatterausgänge überlastet sind. Das SDF (Standard Delay Format) -File benutzen Sie in der Simulation, indem Sie folgende Befehle in Ihr Simulationsmodul einfügen:

initial
   $sdf_annotate( "../<Zelle>_est.sdf",<Instanz>,"ES2.cfg",,
                  "TOOL_CONTROL",,);

Für das hier angegebene Beispiel ist das:

initial
   $sdf_annotate( "../fifo256_est.sdf",fio,"ES2.cfg",,
                  "TOOL_CONTROL",,);

Ihre Simulation läuft dann mit geschätzten Verzögerungszeiten, so wie sie in der SDF-Datei angegeben sind. Wenn das Layout vorliegt, wird eine SDF-Datei erzeugt, die die Verzögerungen viel genauer abschätzt.