Simulation mit Layoutdaten

Liegt das Layout vor, können die Leitungskapazitäten exakter bestimmt werden. Diese Kapazitäten werden benutzt, um ein genaueres Timing-Modell für die Simulation zu erzeugen.

Menu>     Analyze -> Parasitics -> Extract
Menu>     For Nets -> all in current level
Button>   Wire Topology Mode -> best estimate/actual wires
Form>     CTLF Library Search Path ->
            . /cad97/es2_cdk_v520_cust/ecpd07/utl/tlf
Form>     CTLF Library ->
            StdLib PadLib OscLib AnaLib Megacell

Speichern Sie dann das SPF (Standard Parasitics File) ab.

Menu>     Analyze -> Parasitics -> Write Reduced SPF
Button>   Write Reduced SPF for Nets -> all in current level
Button>   Name Mapping -> Logical
Form>     Reduced SPF File Name -> <Zelle>.spf
Button>   OK

Die SPF-Datei kann dann bei der Erzeugung einer SDF-Datei (vgl. Abschnitt 6.4.6) verwendet werden.

Menu>     ATMEL CBIC -> Simulation Interface -> ES2makeDLC
Form>     Library Name -> <Bibliothek>
Form>     Cell Name -> <Zelle>
Menu>     Parasitics -> <Zelle>.spf
Button>   Please select gate count -> <Gate Count>
Button>   Make and Use Capacitance File -> off 
Button>   ES2makeDLC
Button>   ES2runDLC
Button>   OK

Die Errors und Warnings befinden sich in der Datei <Zelle>_spf.out. Es wird eine Datei <Zelle>_spf.sdf erzeugt, die anstelle der Datei <Zelle>_est.sdf in den $sdf_annotate-Befehl der Simulation eingetragen wird. Die Simulation erfolgt dann wie im Abschnitt 6.4.6 beschrieben.